제주대학교(총장 김일환)는 윤예원 대학원생(전자공학과 혼성신호집적회로설계 연구실-지도교수 오동렬)이 지난 7월 3일 열린 2025 IDEC Congress에서 참여 학생이 받을 수 있는 최고 상인 우수설계상(Sponsored by Synopsys)를 수상했다고 8일 밝혔다.

반도체설계교육센터(IDEC)은 시스템반도체 산업 발전을 위한 설계 인력 양성 관련하여 참여대학의 우수 연구 성과 전시 및 정보 교류의 장을 마련하고자 매년 Congress를 개최하고 있으며, 특별히 올해는 대전 KAIST 학술문화관에서 IDEC 설립 30주년을 기념하는 해로, 뜻깊은 30주년 기념행사를 Congress와 함께 진행하여 총 96개 설계 팀의 Chip Design Contest 설계 전시 및 시상이 이뤄졌다.

윤예원 대학원생은 IDEC에서 지원하는 삼성전자 28nm CMOS 공정을 이용한 8-bit 2-GS/s의 고속 아날로그-디지털 변환기(ADC)를 개발하였으며, ‘A Power-Efficiency 8-bit 2-GS/s Asynchronous Pseudo Loop-Unrolled SAR ADC’를 주제로 수상의 영예를 안았다. 수상자인 윤예원 학생은 “설계 과정에서의 수많은 고민과 시행착오를 통해 많은 것을 배울 수 있었고, 그 노력이 좋은 평가로 이어져 매우 감사하게 생각합니다. 특히 연구 전반에 걸쳐 아낌없는 지도를 해주신 오동렬 교수님께 진심으로 감사드린다”고 소감을 밝혔다.

제주대학교 전자공학과 오동렬 교수는 “국내 최대 시스템 반도체 설계 교육 센터인 IDEC에서 제주대학교 학생들이 연구 개발한 반도체 칩의 우수성을 인정받았다는 점에서 매우 큰 의미가 있으며, 제주대에서 시스템 반도체 우수 인력을 지속적으로 양성해나갈 수 있는 계기가 되기를 희망한다”고 소감을 밝혔다.